Erase Condition과 Erase Time

Erase Condition

 

  Floating Gate가 프로그램 상태이건, No Charge 상태이건, 전자를 방전시키기 위해서는, Floating Gate의 사방이 절연물질로 둘러싸여 있어서, Floating Gate에 강한 전압 차이를 만들어 주어야 한다. 지우기 전압으로는 프로그램 operation에서 사용하였던 약 20V 정도의 고전압을 그대로 사용해야 한다. Biasing 조건으로는 셀들을 지우기 위하여 target string들이 포함되어 있는 Well에 20V를 인가하면, bit line에는 문턱 전압만큼 차감된 전압이 인가된다. Target block의 해당 word line의 모든 트랜지스터의 gate에 0V를 가하면, Floating Gate 내의 전자는 20V의 전압차로 인하여 기판의 양 전 위를 향하여 FN 터널링 방식으로 탈출한다.

  플래시는 기능적으로 target 영역을 floating 시켜서 동작하는 것이 많다. Floating Gate 자체와 FN 터널링 시에도 target 셀을 floating Level로 만들고, 프로그램 동작 시에는 unselected bit line 전체 string을 self-boosting 화 하기 위하여 bit line을 floating 시킨다. 특히 낸드는 주변의 Floating Gate 내에 전자가 충전된 특성으로 인하여 interference의 stress가 심한데, floating 방식을 적용하여 interference의 영향을 현격히 줄일 수 있는 장점이 있다.

  지우기 동작을 하기 위하여 쉬운 방법으로는 target block의 well에는 +20V를 인가하고, inhibit block의 well에는 0V를 인가하는 방법이 있는데, 이는 block과 block 간의 interference를 유발한다는 단점이 있다. 이런 단점을 보완하기 위하여 지우기 operation 시에 지우는 동작을 할 plane 내의 모든 block의 well에 동일한 +20V를 인가한 후, target block의 선택은 well option이 아니라 gate option으로 구분한다. 즉, 선택 block의 word line에 0V를 인가하여 전위차를 20V로 만들고, 선택되지 않은 block의 word line을 floating 시키면, unselected gate line에도 self-boosting 효과에 의하여 unselected block 내의 cell은 voltage potential 차이를 지우기 가능한 전위차 이하로 유지하게 시켜서 지워지지 않도록 한다. 이런 self-boosting은 프로그램 시에 bit line의 양쪽 termination을 floating 시켜놓고 unselected 셀이 self-boosting 되도록 적용한 과정과 유사한 방식이다. 또한, Block을 형성하는 common P-Type 기판의 하단은 triple well로 형성되어 well 밖에서 negative biasing을 가해줌으로써 well 내의 circuit을 보호한다.

 

 

Erase Time

 

  지우기 시간은 프로그램 시간과 비교하면 critical 하지는 않지만, 셀의 전체 operation time을 줄여야 하는 입장에서는 지우기 시간도 필수적으로 최소화해야 한다. 지우기는 slow cell을 기준으로 지우기용 ISPE step 수와 전압을 인가하게 되고, 지우기 시간은 ISPE step 수에 비례하므로, block 단위로 실시하는 지우기들의 총 소요시간은 ISPE Pulse 수로 조절된다. 그런데 기준이 slow cell이 되면, block 내에 fast cell은 오히려 너무 많은 정공이 충전되는 excess erasure 문제가 발생할 수 있다. 이는 프로그램 operation 시에도 동일한 문제가 발생된다. 현재까지는 excess erasure를 방지할 수 있는 방법 중에, ISPE 방식이 최적의 방식이 되겠다. 지우기 문턱 전압 분포 폭과 지우기 시간은 trade off 관계가 있어서 한쪽 요소가 긍정적 상태를 갖게 되면, 다른 쪽 요소는 그만큼 부정적 결과를 초래한다. 지우기 시간을 빠르게 하기 위하여 지우기 전압을 높이거나 step 수를 줄이면 분포 폭이 넓어지고, 반대로 분포 폭을 좁게 하려면 여러 번 지우기를 하기 때문에 지우기 시간이 늘어난다.

  지우기 시간과 문턱 전압의 관계에서, 지우기 시에는 프로그램 경우와는 반대상황이 된다. 프로그램일 때보다 지우기인 경우가 문턱 전압의 변화에 따른 속도에 더욱 민감하게 반응하여 느려지게 된다. 보통 1개 셀을 기준으로 본다면, 동일 조건에서 지우기 시간은 프로그램 시간의 5천 배 정도 느리다. Saturation 영역일 때는 더욱 worst 해져서 포화상태일 때, 문턱 전압이 2배 가까이 느려진다. Floating Gate에 전자가 충분한 상태에서 전자가 추가적으로 충전된 excess 프로그램 상태보다는, 지워진 셀에서 추가적으로 전자를 방전시키는 excess 지우기인 경우가, 같은 전하량을 형성하는데, 에너지가 더욱 많이 들고, operation 시간이 더 길어진다.

 

 

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